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buffer donde se acumula en datos de 32 bits para una transferencia más rápida. Luego el chipset

escribe los datos del buffer al bus PCI cuando lo considera apropiado. PCI PIPELINE y

PIPELINING combinan el PIPELINING del procesador o del bus PCI con BYTE MERGING.

BYTE MERGING se usa para acelerar los procesos de video.

Cache Burst Read

Establece el tiempo necesario (1T, 2T) para que el procesador realice una lectura de la caché en

modo ráfaga.

Cache Burst Read Cycle

Establece el tiempo necesario (1CCLK, 2CCLK) para que el procesador realice una lectura de la

caché en modo ráfaga

Cache Early Rising

ENABLED

aumenta las prestaciones de lectura de la caché

Cache Read Burst

Estos números son los ciclos que usa el procesador para leer datos de la caché. El fabricante de la

placa suele establecer los valores dependiendo del tamaño, el tipo y la velocidad de acceso de la

caché. Escoger el valor menor y cambiarlo si se producen problemas.

Cache Read Wait States

Selecciona el numero de estados de espera para las señales de salida de datos de la cache. Cuando el

valor es 0 WS, CROEA# y CROEB# están activos durante dos ciclos de reloj del procesador;

cuando es 1 WS, CROEA# y CROEB# están activos durante tres ciclos de reloj. El número de

ciclos de reloj que CROE# permanece activo puede ser mayor. El número se ajusta

automáticamente durante los ciclos de escritura de la caché de segundo nivel a la memoria para

sincronizarse con la controladora de memoria RAM.

Cache Tag Hit Wait

States

Establece el tiempo en estados de espera (0WS, 1WS) para comprobar un acierto de CACHE TAG.

Cache Timing

Si la caché de nivel 2 es de un solo banco escoger FASTER, si es de dos bancos FASTEST. Si no

se sabe, probar primero con FASTEST y ver si da errores.

Cache Timing Control

Establece la velocidad para la lectura y la escritura en la caché (de menos a más velocidad:

NORMAL, MEDIUM, FAST, TURBO).

* Cache Update Policy

* L1 Cache Policy

Establece el modo de operación de la caché externa o de segundo nivel(WRITE-BACK, WRITE-

THROUGH). WRITE-THROUGH quiere decir que la memoria se actualiza con datos de la caché

cada vez que el procesador envía un ciclo de escritura. WRITE-BACK hace que la memoria se

actualice sólo en ciertos casos, como pedidos de lectura a la memoria cuyos contenidos están en la

caché. WRITE-BACK permite al procesador operar con menos interrupciones, aumentando su

eficacia.

Cache Write Burst

Establece los ciclos de reloj exactos utilizados durante la escritura en bloques a la cache. Escoger el

valor menor y cambiarlo si se producen problemas.

Cache Write Cycle

Establece el tiempo en ciclos de reloj del procesador (2T, 3T) para la escritura a la caché externa.

Cache Write Policy

Establece el modo de operación de la caché externa o de segundo nivel(WRITE-BACK, WRITE-

THROUGH).

Cache Write Timing

Establece el tiempo en estados de espera (0WS, 1WS) para la escritura a la caché externa

Cache Write Wait States

El fabricante de la placa base puede decidir insertar o no un ciclo de espera entre los ciclos de

escritura de la caché si lo cree necesario.

Cacheable Range

Especifica el área de memoria caché usada para copiar la BIOS del sistema o la BIOS de un

adaptador (e.g. SCSI BIOS), variando de 0-8M a 0-128M.

CAS Address Hold Time

Selecciona el número de ciclos que son necesarios para cambiar la dirección CAS después de iniciar

CAS dirigido a una dirección de memoria RAM

CAS Low Time for

Write/Read

El número de ciclos de reloj en que se detiene la señal CAS para las lecturas y escrituras de RAM

depende de la velocidad de la memoria RAM. No cambiar el valor por defecto especificado por el

fabricante.

CAS# Precharge Time

Selecciona el número de ciclos de reloj del procesador asignados para que la señal CAS acumule su

carga antes de refrescar la RAM. Si se asigna un tiempo insuficiente, el refresco puede ser

incompleto y pueden perderse datos.

CAS# Pulse Width

El diseñador del equipo escoge la dración de una señal CAS

Chipset NA# Asserted

ENABLED

permite PIPELINING. De este modo el chipset envía una señal al procesador para una

nueva dirección de memoria antes de que se completen las transferencias de datos del ciclo actual.

De este modo se mejoran las prestaciones.

Chipset Special Features

Cuando está DISABLED el chipset se comporta como la versión primera del chipset TRITON

(430FX), desaprovechando las nuevas funciones

CPU Addr. Pipelining

PIPELINING

permite a la controladora del sistema hacer una señal al procesador para una nueva

dirección de memoria antes de que todas las transferencias de datos del ciclo actual estén terminadas,

dando lugar a una mayor transferencia de datos

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